软件开发无人机系统对于地面站发送的控制信号以及飞行器传回的姿态数据有着极高的实时性、可靠性与稳定性要求，这对无人机通信系统设计提出了新的挑战。对于采用 ARM作为微处理器的无人机系统来说，系统往往需要协调基于ARM处理器的高速陀螺仪模块与相对低速的外部无线数据传输模块间的工作。在通信高稳定性与低误码率的要求下，处理器不得不花时间运行空操作来等待外部相对低速的传输模块完成一帧数据的收/发。由于等待所浪费的处理器运算周期无形中降低了整个飞控系统的实时性，进而带来许多潜在的不稳定因素。本设计结合无人机系统发展需求，采用FPGA FIFO作为高速数据缓冲，提出一种基于FPGA内建FIFO的无人机陀螺仪前级通信接口。通过高速异步FIFO缓冲，将无人机陀螺仪姿态数据经由 FPGA准确无误地发送给地面站，保证了传输质量，架起了高速芯片与低速设备之间沟通的桥梁。

　　软件开发FPGA内建FIFO的基本工作原理

　　FIFO即先进先出队列，采用环形存储电路结构，是一种传统的按序执行方法。先进入的指令先完成并引退，随后才执行第二条指令，是一种先进先出的数据缓存器。根据FIFO的读写时钟频率是否相同，可将FIFO分为同步FIFO与异步FIFO。FIFO的应用可以很好地协调不同时钟、不同数据宽度数据的通信，满足高/低速时钟频率要求。与普通存储器相比，FIFO没有外部读写地址线，使用方便。

　　软件开发采用FPGA异步FIFO连接基于ARM处理器的高速无人机陀螺仪模块与相对低速的无线数据传输外设。从硬件的观点来看，FIFO实质上就是一块数据内存。异步FIFO采用2个时钟信号控制其读写操作，分别为写时钟（wrclk）和读时钟（rdclk）。一个用来写数据，即将数据存入FIFO；另一个用来读数据，即将数据从FIFO中取出。与FIFO操作相关的有两个指针：写指针指向要写的内存部分；读指针指向要读的内存部分。FIFO控制器通过外部的读写信号控制这两个指针移动，并由此产生FIFO空信号或满信号。读写时钟相互独立设计，有效地保证了FIFO两端数据的异步通信。